eng
Выпуск #5/2012
А.Сергеев
Cadence Allegro PCB SI. Предтопологический анализ целостности сигналов
Cadence Allegro PCB SI. Предтопологический анализ целостности сигналов
Просмотры: 2271
Пакет Cadence Allegro PCB SI позволяют исследовать влияние паразитных параметров печатного монтажа на целостность сигналов и минимизировать их на всех этапах разработки проекта. Это ускорит выход готового продукта на рынок и обеспечит его высокое качество и надежность.
Теги: cad cadence allegro pcb si сапр
Пакет Allegro PCB SI состоит из нескольких приложений, каждое из которых ориентировано на свой круг задач. Перечислим основные программные продукты, входящие в состав PCB SI.
PCB SI – редактор для компоновки платы и трассировки наиболее критичных цепей перед передачей проекта инженеру по топологии.
Signal Explorer – графическая среда для исследования, анализа и создания вариантов электрических соединений. Здесь в максимально доступном и наглядном виде отображаются все входящие в состав одной или нескольких цепей электрические модели (проводники, переходные отверстия, источники и приемники сигналов и т.д.) и их характеристики. Встроенный в Signal Explorer програмный алгоритм TLSim (Transmission Line Simulator, симулятор линий передачи) работает с моделями линий передач, устройств (IBIS и DML), Spice-моделями и S-параметрами, но не может работать с моделями, описанными на транзисторном уровне.
Signal Noise (SigNoise) – модуль, предназначенный для быстрого анализа сигналов на плате на предмет наличия отражений или оценки перекрестных помех во всем проекте или в некоторой группе сигналов. Результаты работы SigNoise представляются в виде подробных текстовых отчетов с осциллограммами. Constraint Manager – мощная система контроля ограничений в проекте. Она является общей для всей базы данных проекта на схемном и физическом уровнях. Constraint Manager управляет компоновкой, размещением и интерактивной трассировкой в реальном времени или в пакетном режиме. Здесь отображаются результаты расчетов по задержкам сигналов на плате, импедансу, дифференциальным парам и т.д.
Signal Wave (SigWave) – виртуальный осциллограф и редактор графиков. Он позволяет обрабатывать результаты анализа, расставлять контрольные точки, просматривать уровни сигналов на различных временных интервалах, отображать спектр сигнала, диаграмму и т.д.
Model Editor – редактор моделей компонентов, используемых при анализе целостности. Помимо стандартных возможностей по текстовому редактированию, Model Editor позволяет тестировать модели и выводить результаты в графической форме через SigWave.
Предтопологический анализ целостности сигнала
Прежде чем начать описание методов работы с PCB SI, нужно пояснить, что на схемотехническом уровне под топологией понимается не законченный проект для физической реализации цепи с проводниками и переходными отверстиями, а набор идеальных электрических моделей, составляющих цепь. Сюда входят соединения между выводами, нагрузки, источники напряжения, источники и приемники сигналов. Для предтопологического моделирования любое соединение может быть представлено в виде идеальной линии передачи с принятыми по умолчанию в PCB SI значениями задержки и импеданса.
Предположим, что у нас имеется плата с несколькими высокоскоростными интерфейсами, один из которых – DDR2, используемый для связи специализированной ИС с микросхемами памяти. На этом примере мы покажем методы проведения предтопологического анализа целостности сигнала, начав с передачи топологии одного разряда данных интерфейса DDR2 в Signal Explorer.
1. На схеме в Design Entry HDL
через меню Tools – Constraints –
Edit перейдем в Constraint Manager.
2. В электрическом домене перейдем в директорию Net и выберем таблицу Routing – Wiring. Сама таблица отобразиться справа от менеджера таблиц. В ней выберем интересующий нас сигнал с именем DDR2_DQ0 (рис.1).
3. Для передачи цепи со всеми ее составляющими в Signal Explorer для анализа нужно нажать правую кнопку мыши и выбрать SigXplorer…, либо нажать кнопку на панели инструментов. Следует отметить, что перед передачей цепь следует предварительно подготовить, т.е. назначить всем компонентам модели и задать напряжение. Использование правильно подготовленных библиотек и настроенного проекта почти всегда гарантирует минимальное количество настроек перед моделированием. В нашем же случае для упрощения мы рассматриваем уже отлаженную схему.
4. В окне Signal Explorer (он же Topology Editor) отобразится электрическая модель цепи (рис.2).
Как можно видеть, цепь состоит из передающего и принимающего буферов (U13, U28), соединенных при помощи идеальных линий передачи (TL21 – TL23), параметры которых по умолчанию – задержка 0,5 нс (2800 Mil) и импеданс 60 Ом. Также на схеме присутствуют согласующие резисторы (RN42 и RN54) и источники постоянного напряжения 0,9 В.
5. Перед моделированием необходимо задать параметры входного сигнала. Для этого нажмем на текст "TRISTATE" на верхней части символа U13 и в появившемся окне выберем Stimulus State – Pulse и OK – для завершения настройки (рис.3).
6. Для запуска моделирования из окна Signal Explorer нужно нажать на кнопку на панели инструментов. По окончании моделирования переходного процесса в окне SigWave появится осциллограмма (рис.4).
Подбор оптимальных параметров компонентов топологии
Предтопологическое моделирование позволяет подобрать оптимальные сопротивления согласующих резисторов, установленных на концах линий передачи. Кроме этого, с его помощью решается еще одна важная задача – определение оптимального импеданса, при котором отражение сигнала и уровень шума будут минимальны. Signal Explorer позволяет варьировать значения параметров всех элементов цепи, причем есть возможность устанавливать зависимость изменения одного или нескольких параметров друг от друга для различных моделей.
Подобрать оптимальные величины сопротивлений согласующих резисторов можно по следующему алгоритму.
1. На панели Parameters в окне Signal Explorer раскроем список параметров элементов топологии и выберем интересующий нас резистор RN54 (Circuit – PCB_SI_001 – RN54). Это можно сделать быстрее, выбрав значение сопротивления на самом резисторе в рабочем поле программы. После этого щелкнем на значении "54 Ом" на панели Parameters, а затем нажмем на кнопку рядом с этим значением (рис.5).
2. Для того чтобы получить значения уровня сигнала для разных нагрузок, необходимо задать диапазон значений сопротивления, в пределах которого будет проводиться исследование сигнала. В окне Set Parameters: Resistance в секции Linear Range установим диапазон от 50 до 62 Ом и пять шагов моделирования (рис.6).
3. Для резистора R42 установим такие же, как и для R54 значения сопротивлений при моделировании. Это можно сделать с помощью выражения в нижней части окна Set Parameters: Resistance для R42. Выберем в списке Variables RN54.resistance и внесем его в поле Expression с помощью кнопки Append Var (рис.7). Это сократит количество шагов моделирования с 25 до 5, что значительно упростит поиск решения задачи.
4. Теперь, как и ранее, выберем Analyze – Simulate. При этом появится окно Sweep Sampling, где будет предложено еще раз указать необходимое число шагов моделирования. Для выполнения анализа нажмем кнопку Continue. В нижней части окна Signal Explorer на панели Results появятся результаты вычислений для выбранных значений сопротивлений согласующих резисторов (рис.8).
Как видно на рисунке, каждому шагу моделирования был присвоен номер, отображенный в столбце SimID. Как и было задано, всего получилось пять результатов. Выбирая каждый из них из списка, можно посмотреть соответствующую ему осциллограмму – для этого нужно нажать правую кнопку мыши и выбрать в появившемся меню View Waveform. Можно выбрать несколько или сразу все результаты и просмотреть их в окне SigWave на одном графике. На панели Results автоматически показываются различные вычисленные характеристики сигнала, например, проскок (Overshoot), на которые можно ориентироваться при подборе оптимальных значений параметров компонентов.
5. Для приведения всех параметров к значениям по умолчанию и установки ограничений после завершения просмотра результатов необходимо выполнить команду Edit – Transform For Constraint Manager.
Использование дополнительных ограничений
Варьируя параметры и характеристики различных элементов цепи в Signal Explorer, инженер добивается оптимальных значений для исследуемого сигнала, ориентируясь на его целостность. Эти значения сохраняются в виде шаблона ограничений и могут быть автоматически переданы в Constraint Manager. Далее покажем, как можно задать дополнительные ограничения для нашего сигнала DDR_DQ в Signal Explorer и затем применить их для всей 32-битной шины DDR2 в проекте.
1. В Signal Explorer откроем окно для указания ограничений: Setup – Constraints. Названия вкладок в этом окне говорят сами за себя, и на каждой из них можно указать определенный вид ограничений. Нам требуется установить значения для минимального и максимального уровней относительной задержки сигнала, для этого нужно перейти на вкладку Prop Delay.
2. Теперь необходимо указать пару выводов, между которыми будет контролироваться задержка. Для этого в поле Pins/Tees выберем U13.AL20, а затем U28.G8. Эти наименования автоматически появятся в секции Rule Editing, расположенной справа. Выводы также можно выбирать мышью непосредственно на схеме.
3. В списке Rule выберем Length, т.е. задержка сигналов будет задаваться в единицах длины проводников (Mil). Для минимальной длины зададим значение 2800 Mil, а для максимальной – 3300 Mil. Для того чтобы добавить ограничение, нажмем кнопку Add. Новое ограничение появится в поле Existing Rules (рис.9).
4. Последним шагом станет непосредственно передача ограничений в Constraint Manager в схемотехнический редактор Design Entry HDL. Для этого в Signal Explorer выберем пункт меню File – Update Constraint Manager или нажмем кнопку . Эта процедура отправит новый шаблон ограничений в базу Constraint Manager в проекте для цепи DDR2_DQ0. Также на экране появится отчет с информацией о переданных ограничениях Electrical CSet Apply Information. По окончании процедуры будет предложено сохранить шаблон с ограничениями в файле с расширением .top. При необходимости шаблон можно использовать в нескольких проектах, что позволит сэкономить время и сделать процесс проектирования более удобным.
5. Для того чтобы присвоить шаблон TOP1 для всей шины DDR2, нужно в Constraint Manager выбрать первый и последний сигналы с зажатой клавишей Shift и в появившемся списке выбрать TOP1 (рис.10).
6. Откроем раздел Min/Max Propagation Delay. Все цепи, входящие в состав нашей шины, получили значение задержки сигнала в соответствии с электрическим ограничением, заданным в Signal Explorer (рис.11). Таким образом мы можем убедиться, что ограничения задаются интеллектуально, связывая проектирование и моделирование в среде Allegro в единый сквозной процесс.
В редакторе топологии PCB SI все назначенные на схеме ограничения будут управлять процессом трассировки. Если задержка сигналов на плате будет отличаться от заданной в Constraint Manager, то система предупредит об этом. В Constraint Manager можно изменять и добавлять ограничения, здесь же показаны величины реальной и требуемой задержек и их разность.
Чтобы показать процесс управляемой ограничениями трассировки, пропустим необходимые шаги генерации списка соединений и размещения компонентов и будем работать с уже почти готовой топологией. Предположим, что в проекте осталась только одна незавершенная цепь из шины DDR_DQ0 (рис.12).
На плате цепь DDR2_DQ0 не соответвует ограничению по длине, эта ошибка помечена специальным маркером. При интерактивной трассировке и подстройке длины проводника в реальном времени появляется индикатор, показывающий соответствие этой длины заявленному ограничению – на нем отображается разность между требуемой и реальной задержками сигнала. Зеленый цвет индикатора означает, что длина трассы удовлетворяет ограничению, красный – что длина трассы находится за пределами допуска (рис.13). Результаты работы будут видны и в Constraint Manager (рис.14).
Следующий этап – это посттопологический анализ целостности сигналов и корректировка топологии по его результатам. Здесь возможности Allegro PCB SI неисчерпаемы, их описание может быть темой для отдельной статьи. Как и в случае с описанной схемой, любая цепь из редактора топологии может быть передана в Signal Explorer для моделирования и задания ограничений для Constraint Manager. Однако в этом случае модель цепи будет содержать в себе уже не идеальные линии передачи, а реальные модели проводников и отверстий, привязанных к топологии платы и ее материалам.
Таким образом, все процессы проектирования быстродействующих плат в Allegro тесно связаны с системой анализа целостности сигналов Allegro PCB SI и это обеспечивает высокую точность и качество проектов. Важную роль в этом процессе играет тесное взаимодействие между инженером-схемотехником, инженером по топологии и инженером по анализу целостности сигналов. Благодаря общей базе проекта в Allegro такое взаимодействие становится максимально продуктивным. Предтопологический анализ целостности сигналов проводится на этапе разработки схемы с целью формирования шаблонов с электрическими ограничениями, которые передаются в редактор топологии PCB SI для компоновки проекта, моделирования и предварительной трассировки наиболее критичных цепей. Здесь электрические ограничения корректируются и становятся более сбалансированными. Далее вся база проекта с ограничениями передается инженеру по топологии в Allegro PCB Designer. Трансляции данных между Allegro PCB SI и Allegro PCB Designer не требуется, что позволяет избежать связанных с этим возможных потерь в базе проекта. Allegro PCB Designer, в отличии от Allegro PCB SI, "заточен" именно под трассировку плат с привязкой к возможностям конкретного производителя, учетом технологичности проектов и обеспечения контролепригодности и надежности плат. ●
PCB SI – редактор для компоновки платы и трассировки наиболее критичных цепей перед передачей проекта инженеру по топологии.
Signal Explorer – графическая среда для исследования, анализа и создания вариантов электрических соединений. Здесь в максимально доступном и наглядном виде отображаются все входящие в состав одной или нескольких цепей электрические модели (проводники, переходные отверстия, источники и приемники сигналов и т.д.) и их характеристики. Встроенный в Signal Explorer програмный алгоритм TLSim (Transmission Line Simulator, симулятор линий передачи) работает с моделями линий передач, устройств (IBIS и DML), Spice-моделями и S-параметрами, но не может работать с моделями, описанными на транзисторном уровне.
Signal Noise (SigNoise) – модуль, предназначенный для быстрого анализа сигналов на плате на предмет наличия отражений или оценки перекрестных помех во всем проекте или в некоторой группе сигналов. Результаты работы SigNoise представляются в виде подробных текстовых отчетов с осциллограммами. Constraint Manager – мощная система контроля ограничений в проекте. Она является общей для всей базы данных проекта на схемном и физическом уровнях. Constraint Manager управляет компоновкой, размещением и интерактивной трассировкой в реальном времени или в пакетном режиме. Здесь отображаются результаты расчетов по задержкам сигналов на плате, импедансу, дифференциальным парам и т.д.
Signal Wave (SigWave) – виртуальный осциллограф и редактор графиков. Он позволяет обрабатывать результаты анализа, расставлять контрольные точки, просматривать уровни сигналов на различных временных интервалах, отображать спектр сигнала, диаграмму и т.д.
Model Editor – редактор моделей компонентов, используемых при анализе целостности. Помимо стандартных возможностей по текстовому редактированию, Model Editor позволяет тестировать модели и выводить результаты в графической форме через SigWave.
Предтопологический анализ целостности сигнала
Прежде чем начать описание методов работы с PCB SI, нужно пояснить, что на схемотехническом уровне под топологией понимается не законченный проект для физической реализации цепи с проводниками и переходными отверстиями, а набор идеальных электрических моделей, составляющих цепь. Сюда входят соединения между выводами, нагрузки, источники напряжения, источники и приемники сигналов. Для предтопологического моделирования любое соединение может быть представлено в виде идеальной линии передачи с принятыми по умолчанию в PCB SI значениями задержки и импеданса.
Предположим, что у нас имеется плата с несколькими высокоскоростными интерфейсами, один из которых – DDR2, используемый для связи специализированной ИС с микросхемами памяти. На этом примере мы покажем методы проведения предтопологического анализа целостности сигнала, начав с передачи топологии одного разряда данных интерфейса DDR2 в Signal Explorer.
1. На схеме в Design Entry HDL
через меню Tools – Constraints –
Edit перейдем в Constraint Manager.
2. В электрическом домене перейдем в директорию Net и выберем таблицу Routing – Wiring. Сама таблица отобразиться справа от менеджера таблиц. В ней выберем интересующий нас сигнал с именем DDR2_DQ0 (рис.1).
3. Для передачи цепи со всеми ее составляющими в Signal Explorer для анализа нужно нажать правую кнопку мыши и выбрать SigXplorer…, либо нажать кнопку на панели инструментов. Следует отметить, что перед передачей цепь следует предварительно подготовить, т.е. назначить всем компонентам модели и задать напряжение. Использование правильно подготовленных библиотек и настроенного проекта почти всегда гарантирует минимальное количество настроек перед моделированием. В нашем же случае для упрощения мы рассматриваем уже отлаженную схему.
4. В окне Signal Explorer (он же Topology Editor) отобразится электрическая модель цепи (рис.2).
Как можно видеть, цепь состоит из передающего и принимающего буферов (U13, U28), соединенных при помощи идеальных линий передачи (TL21 – TL23), параметры которых по умолчанию – задержка 0,5 нс (2800 Mil) и импеданс 60 Ом. Также на схеме присутствуют согласующие резисторы (RN42 и RN54) и источники постоянного напряжения 0,9 В.
5. Перед моделированием необходимо задать параметры входного сигнала. Для этого нажмем на текст "TRISTATE" на верхней части символа U13 и в появившемся окне выберем Stimulus State – Pulse и OK – для завершения настройки (рис.3).
6. Для запуска моделирования из окна Signal Explorer нужно нажать на кнопку на панели инструментов. По окончании моделирования переходного процесса в окне SigWave появится осциллограмма (рис.4).
Подбор оптимальных параметров компонентов топологии
Предтопологическое моделирование позволяет подобрать оптимальные сопротивления согласующих резисторов, установленных на концах линий передачи. Кроме этого, с его помощью решается еще одна важная задача – определение оптимального импеданса, при котором отражение сигнала и уровень шума будут минимальны. Signal Explorer позволяет варьировать значения параметров всех элементов цепи, причем есть возможность устанавливать зависимость изменения одного или нескольких параметров друг от друга для различных моделей.
Подобрать оптимальные величины сопротивлений согласующих резисторов можно по следующему алгоритму.
1. На панели Parameters в окне Signal Explorer раскроем список параметров элементов топологии и выберем интересующий нас резистор RN54 (Circuit – PCB_SI_001 – RN54). Это можно сделать быстрее, выбрав значение сопротивления на самом резисторе в рабочем поле программы. После этого щелкнем на значении "54 Ом" на панели Parameters, а затем нажмем на кнопку рядом с этим значением (рис.5).
2. Для того чтобы получить значения уровня сигнала для разных нагрузок, необходимо задать диапазон значений сопротивления, в пределах которого будет проводиться исследование сигнала. В окне Set Parameters: Resistance в секции Linear Range установим диапазон от 50 до 62 Ом и пять шагов моделирования (рис.6).
3. Для резистора R42 установим такие же, как и для R54 значения сопротивлений при моделировании. Это можно сделать с помощью выражения в нижней части окна Set Parameters: Resistance для R42. Выберем в списке Variables RN54.resistance и внесем его в поле Expression с помощью кнопки Append Var (рис.7). Это сократит количество шагов моделирования с 25 до 5, что значительно упростит поиск решения задачи.
4. Теперь, как и ранее, выберем Analyze – Simulate. При этом появится окно Sweep Sampling, где будет предложено еще раз указать необходимое число шагов моделирования. Для выполнения анализа нажмем кнопку Continue. В нижней части окна Signal Explorer на панели Results появятся результаты вычислений для выбранных значений сопротивлений согласующих резисторов (рис.8).
Как видно на рисунке, каждому шагу моделирования был присвоен номер, отображенный в столбце SimID. Как и было задано, всего получилось пять результатов. Выбирая каждый из них из списка, можно посмотреть соответствующую ему осциллограмму – для этого нужно нажать правую кнопку мыши и выбрать в появившемся меню View Waveform. Можно выбрать несколько или сразу все результаты и просмотреть их в окне SigWave на одном графике. На панели Results автоматически показываются различные вычисленные характеристики сигнала, например, проскок (Overshoot), на которые можно ориентироваться при подборе оптимальных значений параметров компонентов.
5. Для приведения всех параметров к значениям по умолчанию и установки ограничений после завершения просмотра результатов необходимо выполнить команду Edit – Transform For Constraint Manager.
Использование дополнительных ограничений
Варьируя параметры и характеристики различных элементов цепи в Signal Explorer, инженер добивается оптимальных значений для исследуемого сигнала, ориентируясь на его целостность. Эти значения сохраняются в виде шаблона ограничений и могут быть автоматически переданы в Constraint Manager. Далее покажем, как можно задать дополнительные ограничения для нашего сигнала DDR_DQ в Signal Explorer и затем применить их для всей 32-битной шины DDR2 в проекте.
1. В Signal Explorer откроем окно для указания ограничений: Setup – Constraints. Названия вкладок в этом окне говорят сами за себя, и на каждой из них можно указать определенный вид ограничений. Нам требуется установить значения для минимального и максимального уровней относительной задержки сигнала, для этого нужно перейти на вкладку Prop Delay.
2. Теперь необходимо указать пару выводов, между которыми будет контролироваться задержка. Для этого в поле Pins/Tees выберем U13.AL20, а затем U28.G8. Эти наименования автоматически появятся в секции Rule Editing, расположенной справа. Выводы также можно выбирать мышью непосредственно на схеме.
3. В списке Rule выберем Length, т.е. задержка сигналов будет задаваться в единицах длины проводников (Mil). Для минимальной длины зададим значение 2800 Mil, а для максимальной – 3300 Mil. Для того чтобы добавить ограничение, нажмем кнопку Add. Новое ограничение появится в поле Existing Rules (рис.9).
4. Последним шагом станет непосредственно передача ограничений в Constraint Manager в схемотехнический редактор Design Entry HDL. Для этого в Signal Explorer выберем пункт меню File – Update Constraint Manager или нажмем кнопку . Эта процедура отправит новый шаблон ограничений в базу Constraint Manager в проекте для цепи DDR2_DQ0. Также на экране появится отчет с информацией о переданных ограничениях Electrical CSet Apply Information. По окончании процедуры будет предложено сохранить шаблон с ограничениями в файле с расширением .top. При необходимости шаблон можно использовать в нескольких проектах, что позволит сэкономить время и сделать процесс проектирования более удобным.
5. Для того чтобы присвоить шаблон TOP1 для всей шины DDR2, нужно в Constraint Manager выбрать первый и последний сигналы с зажатой клавишей Shift и в появившемся списке выбрать TOP1 (рис.10).
6. Откроем раздел Min/Max Propagation Delay. Все цепи, входящие в состав нашей шины, получили значение задержки сигнала в соответствии с электрическим ограничением, заданным в Signal Explorer (рис.11). Таким образом мы можем убедиться, что ограничения задаются интеллектуально, связывая проектирование и моделирование в среде Allegro в единый сквозной процесс.
В редакторе топологии PCB SI все назначенные на схеме ограничения будут управлять процессом трассировки. Если задержка сигналов на плате будет отличаться от заданной в Constraint Manager, то система предупредит об этом. В Constraint Manager можно изменять и добавлять ограничения, здесь же показаны величины реальной и требуемой задержек и их разность.
Чтобы показать процесс управляемой ограничениями трассировки, пропустим необходимые шаги генерации списка соединений и размещения компонентов и будем работать с уже почти готовой топологией. Предположим, что в проекте осталась только одна незавершенная цепь из шины DDR_DQ0 (рис.12).
На плате цепь DDR2_DQ0 не соответвует ограничению по длине, эта ошибка помечена специальным маркером. При интерактивной трассировке и подстройке длины проводника в реальном времени появляется индикатор, показывающий соответствие этой длины заявленному ограничению – на нем отображается разность между требуемой и реальной задержками сигнала. Зеленый цвет индикатора означает, что длина трассы удовлетворяет ограничению, красный – что длина трассы находится за пределами допуска (рис.13). Результаты работы будут видны и в Constraint Manager (рис.14).
Следующий этап – это посттопологический анализ целостности сигналов и корректировка топологии по его результатам. Здесь возможности Allegro PCB SI неисчерпаемы, их описание может быть темой для отдельной статьи. Как и в случае с описанной схемой, любая цепь из редактора топологии может быть передана в Signal Explorer для моделирования и задания ограничений для Constraint Manager. Однако в этом случае модель цепи будет содержать в себе уже не идеальные линии передачи, а реальные модели проводников и отверстий, привязанных к топологии платы и ее материалам.
Таким образом, все процессы проектирования быстродействующих плат в Allegro тесно связаны с системой анализа целостности сигналов Allegro PCB SI и это обеспечивает высокую точность и качество проектов. Важную роль в этом процессе играет тесное взаимодействие между инженером-схемотехником, инженером по топологии и инженером по анализу целостности сигналов. Благодаря общей базе проекта в Allegro такое взаимодействие становится максимально продуктивным. Предтопологический анализ целостности сигналов проводится на этапе разработки схемы с целью формирования шаблонов с электрическими ограничениями, которые передаются в редактор топологии PCB SI для компоновки проекта, моделирования и предварительной трассировки наиболее критичных цепей. Здесь электрические ограничения корректируются и становятся более сбалансированными. Далее вся база проекта с ограничениями передается инженеру по топологии в Allegro PCB Designer. Трансляции данных между Allegro PCB SI и Allegro PCB Designer не требуется, что позволяет избежать связанных с этим возможных потерь в базе проекта. Allegro PCB Designer, в отличии от Allegro PCB SI, "заточен" именно под трассировку плат с привязкой к возможностям конкретного производителя, учетом технологичности проектов и обеспечения контролепригодности и надежности плат. ●
Отзывы читателей
